From 1ba67cfe35a4d92b797b2e4841477b9291b7a89c Mon Sep 17 00:00:00 2001 From: prot Date: Fri, 19 Mar 2004 15:29:16 +0000 Subject: . --- 2004/n/fpga/doc/dcd/Makefile | 2 +- 2004/n/fpga/doc/dcd/portserie/portserie.tex | 10 +++++++++- 2004/n/fpga/doc/dcd/rapport.tex | 23 ++++++++++++++++++++++- 3 files changed, 32 insertions(+), 3 deletions(-) diff --git a/2004/n/fpga/doc/dcd/Makefile b/2004/n/fpga/doc/dcd/Makefile index 4a56edb..1b64527 100644 --- a/2004/n/fpga/doc/dcd/Makefile +++ b/2004/n/fpga/doc/dcd/Makefile @@ -1,4 +1,4 @@ -SUBDIR= interrupt gpio ovcam portserie +SUBDIR= interrupt gpio ovcam portserie images all: for i in $(SUBDIR); do (cd $$i; $(MAKE) all); done diff --git a/2004/n/fpga/doc/dcd/portserie/portserie.tex b/2004/n/fpga/doc/dcd/portserie/portserie.tex index 8593864..a50f5eb 100644 --- a/2004/n/fpga/doc/dcd/portserie/portserie.tex +++ b/2004/n/fpga/doc/dcd/portserie/portserie.tex @@ -99,7 +99,8 @@ nom & x & x & x & x & Empty & Full/Int & FLI1 & FLI0 \begin{description} \item [FL1/FL0] : Fifo Level 1/0. Ces bits donnent le niveau de remplissage de -la fifo.\\ +la fifo. +\begin{center} \begin{tabular}{|c|c|c|} \hline FL1/FL0 & Tx de remplissage @@ -113,6 +114,7 @@ la fifo.\\ 11 & 75\% < Tx \\ \hline \end{tabular} +\end{center} \item [Full/Int] : indique que la pile est pleine, ce qui déclenche une interruption \item [Empty] : indique que la pile ET le transmetteur sont vides, que la @@ -134,6 +136,7 @@ nom & x & x & x & On/Off & Purge & IntEn & BdR1 & BdR0 \begin{description} \item [BdR1/BdR0] : BaudRate1/0. Ces bits paramètrent la vitesse de transmission. \\ +\begin{center} \begin{tabular}{|c|c|c|c|c|c|c|c|c|c|} \hline BdR1/BdR0 & Vitessse @@ -149,6 +152,7 @@ transmission. \\ 11 & 115200 \\ \hline \end{tabular} +\end{center} \item [Int/En] : active ou non l'interruption de fifo pleine \item [Purge] : vide la fifo de toutes ses données \item [On/Off] : active ou non la transmission @@ -277,6 +281,7 @@ nom & x & x & x & x & DR & FFull & FL1 & FL0 \\ \begin{description} \item [FL1/FL0] : Fifo Level 1/0. Ces bits donnent le niveau de remplissage de la fifo. \\ +\begin{center} \begin{tabular}{|c|c|c|} \hline FL1/FL0 & Tx de remplissage @@ -290,6 +295,7 @@ la fifo. \\ 11 & 75\% < Tx \\ \hline \end{tabular} +\end{center} \item [FFull] : indique que la pile est pleine. Chaque front montant de ce bit déclenche l'interruption FifoFullInt \item [DR] : DataReady. Indique que la fifo n'est plus vide, et donc qu'une @@ -312,6 +318,7 @@ nom & x & x & x & On/Off & DRIE & FFIE & BdR1 & BdR0 \begin{description} \item [BdR1/BdR0] : BaudRate1/0. Ces bits paramètrent la vitesse de transmission. \\ +\begin{center} \begin{tabular}{|c|c|c|} \hline BdR1/BdR0 & Vitessse @@ -325,6 +332,7 @@ transmission. \\ 11 & 115200 \\ \hline \end{tabular} +\end{center} \item [FFIF] : FifoFull-Int-Enable. Active ou non l'interruption FifoFull (actif à 1) \item [DRIE] : DataReady-Int-Enable. Active ou non l'interruption diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex index 0fd0a6f..1b065a2 100644 --- a/2004/n/fpga/doc/dcd/rapport.tex +++ b/2004/n/fpga/doc/dcd/rapport.tex @@ -56,7 +56,28 @@ modules. % Ici, explication sur la carte dans son ensemble ? \section{Architecture globale} -\input{./archi/archi.tex} +La carte FPGA est destinée à être branchée sur un PC104 via un bus ISA. + +Ce module est composé de différents blocs : $I^2C$, ports série, gestion caméra, +pwm, servomoteurs, gpio. + +Tous ces blocs sont connectés sur le bus ISA et sont accessibles directement +par le PC104. + +Le fpga gère les interruptions générées par ses blocs et les transmet au +PC104 à l'aide des IRQ. + +Cf schéma de l'architecture globale, figure \ref{archiglobale} page +\pageref{archiglobale}. + +\begin{figure}[htbp] +\caption{Architecture globale de la carte FPGA} +\begin{center} +\includegraphics[width=1.4\textwidth,angle=90]{./images/carte_globale.pdf} +\end{center} +\label{archiglobale} +\end{figure} + \pagebreak % Les différents modules de la carte -- cgit v1.2.3