From 40ed265bf52599f2ed95ce1fd4e1058d0a9e8faa Mon Sep 17 00:00:00 2001 From: galmes Date: Sun, 18 Apr 2004 18:22:50 +0000 Subject: rapport : ajout de listings (interrupt.vhd) interrupt : ajout de doc. --- 2004/n/fpga/doc/dcd/interrupt/interrupt.tex | 38 ++++++++++++++++++++++++++--- 2004/n/fpga/doc/dcd/rapport.tex | 24 +++++++++++++++++- 2 files changed, 57 insertions(+), 5 deletions(-) (limited to '2004/n/fpga') diff --git a/2004/n/fpga/doc/dcd/interrupt/interrupt.tex b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex index af9cf61..652a4eb 100644 --- a/2004/n/fpga/doc/dcd/interrupt/interrupt.tex +++ b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex @@ -86,12 +86,24 @@ lequel sont recopi \subsection{Décomposition RTL} % Ici, détailler chaque petit bloc et mettre le code VHDL correspondant. -\subsubsection{Les blocs OR logiques : OR3 et OR8} +\subsubsection{Les blocs OU logiques : OR3 et OR8} + +Ces deux blocs sont relativement simples puisque leur seule fonction est +d'effectuer des OU logiques. La première version effectue un ou entre trois +entrées, la deuxième version entre 8 entrées. + +Le code correspondant au bloc OR3 se trouve en annexe~\ref{sec:or3} +page~\pageref{sec:or3}. + +Le code correspondant au bloc OR8 se trouve en annexe~\ref{sec:or8} +page~\pageref{sec:or8}. \subsubsection{Le bloc trois-états : tristate} -Pour la lecture des valeurs sur les entrées / sorties, un composant nommé -\textit{tristate} est utilisé. L'entity de ce module est la suivante : +Dans ce module, nous avons besoin de pouvoir écrire des données sur un bus. +Pour cela, il faut que l'on puisse mettre les pattes à l'état haute-impédance. +Un composant nommé \textit{tristate} est utilisé. L'entity de ce module est la +suivante : \begin{itemize} \item{8 signaux d'entrée} @@ -109,7 +121,25 @@ bas, les sorties sont dans un de données} \end{itemize} -Le listing de ce composant se trouve en annexe . +Le code correspondant au bloc décrit précédement se trouve en +annexe~\ref{sec:tristate} page~\pageref{sec:tristate}. + +\subsubsection{Le gestionnaire d'interruptions : interrupt} + +Ce bloc est celui dont le comportement aura été décrit précédement dans les +sections en rapport avec l'architecture physique. On pourra d'ailleurs se +rapporter aux différents schémas précédement vus. Voici l'entity de ce bloc : + +\begin{itemize} +\item{24 signaux d'interruptions entrantes} +\item{8 signaux associés au bus de données} +\item{3 signaux pour accéder aux différents registres} +\item{1 signal IRQ} +\end{itemize} + +Ce bloc est donc l'assemblage des différents modules qui viennent d'être +décrits. Le listing correspondant à ce module est donné +annexe~\ref{sec:interrupt} page~\pageref{sec:interrupt}. \subsection{Simulation} diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex index ad37d49..78bf6ec 100644 --- a/2004/n/fpga/doc/dcd/rapport.tex +++ b/2004/n/fpga/doc/dcd/rapport.tex @@ -135,12 +135,29 @@ Cf sch \section{Listing des modules vhdl} \subsection{nono\_const.vhd} - +\label{sec:nono_const} +\lstinputlisting{../../src/packages/nono_const.vhd} +\pagebreak \subsection{isa\_const.vhd} +\label{sec:isa_const} +\lstinputlisting{../../src/packages/isa_const.vhd} +\pagebreak \subsection{pwm\_const.vhd} +\label{sec:pwm_const} +\lstinputlisting{../../src/packages/pwm_const.vhd} +\pagebreak +\subsection{or3.vhd} +\label{sec:or3} +\lstinputlisting{../../src/or/or3.vhd} +\pagebreak + +\subsection{or8.vhd} +\label{sec:or8} +\lstinputlisting{../../src/or/or8.vhd} +\pagebreak \subsection{reg\_rw.vhd} \label{sec:reg_rw} @@ -167,6 +184,11 @@ Cf sch \lstinputlisting{../../src/gpio/gpio_it_detect_down.vhd} \pagebreak +\subsection{interrupt.vhd} +\label{sec:interrupt} +\lstinputlisting{../../src/interrupt/interrupt.vhd} +\pagebreak + \subsection{gpio.vhd} \label{sec:gpio} \lstinputlisting{../../src/gpio/gpio.vhd} -- cgit v1.2.3