From abc842ae6d7f4907629dfd53f53d84c1122eb52a Mon Sep 17 00:00:00 2001 From: galmes Date: Mon, 23 Feb 2004 13:46:15 +0000 Subject: Ajout de la doc que Pedro a pondu pendant les vacances --- 2004/n/fpga/doc/dcd/Makefile | 15 + 2004/n/fpga/doc/dcd/images/carte_globale.fig | 550 +++++++++++++++++++++ 2004/n/fpga/doc/dcd/interrupt/Makefile | 14 + 2004/n/fpga/doc/dcd/interrupt/images/Makefile | 7 + 2004/n/fpga/doc/dcd/interrupt/images/archi_phy.fig | 360 ++++++++++++++ 2004/n/fpga/doc/dcd/interrupt/images/entity.fig | 75 +++ 2004/n/fpga/doc/dcd/interrupt/images/graphcet.fig | 141 ++++++ 2004/n/fpga/doc/dcd/interrupt/interrupt.tex | 188 +++++++ 2004/n/fpga/doc/dcd/rapport.tex | 64 +++ 9 files changed, 1414 insertions(+) create mode 100644 2004/n/fpga/doc/dcd/Makefile create mode 100644 2004/n/fpga/doc/dcd/images/carte_globale.fig create mode 100644 2004/n/fpga/doc/dcd/interrupt/Makefile create mode 100644 2004/n/fpga/doc/dcd/interrupt/images/Makefile create mode 100644 2004/n/fpga/doc/dcd/interrupt/images/archi_phy.fig create mode 100644 2004/n/fpga/doc/dcd/interrupt/images/entity.fig create mode 100644 2004/n/fpga/doc/dcd/interrupt/images/graphcet.fig create mode 100644 2004/n/fpga/doc/dcd/interrupt/interrupt.tex create mode 100644 2004/n/fpga/doc/dcd/rapport.tex (limited to '2004/n/fpga/doc/dcd') diff --git a/2004/n/fpga/doc/dcd/Makefile b/2004/n/fpga/doc/dcd/Makefile new file mode 100644 index 0000000..91275d6 --- /dev/null +++ b/2004/n/fpga/doc/dcd/Makefile @@ -0,0 +1,15 @@ +SUBDIR= interrupt + +all: + for i in $(SUBDIR); do (cd $$i; $(MAKE) all); done + $(MAKE) rapport.pdf + +%.pdf: %.tex + pdflatex $< + pdflatex $< + pdflatex $< + +clean: + for i in $(SUBDIR); do (cd $$i; $(MAKE) clean); done + rm -f *.dvi *.aux *.log *.toc *.eps *.pdf *.ps + diff --git a/2004/n/fpga/doc/dcd/images/carte_globale.fig b/2004/n/fpga/doc/dcd/images/carte_globale.fig new file mode 100644 index 0000000..fa6e4f4 --- /dev/null +++ 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-225 +4 1 0 50 -1 0 12 0.0000 4 180 1425 9900 -4050 bus_addresse (10)\001 +4 0 0 50 -1 0 12 0.0000 4 165 405 13725 -450 IRQ0\001 +4 0 0 50 -1 0 12 0.0000 4 165 405 13725 0 IRQ1\001 +4 0 0 50 -1 0 12 0.0000 4 165 900 8775 0 IRQ0, IRQ1\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 4950 0 (2)\001 +4 0 0 50 -1 0 12 0.0000 4 165 900 7425 3825 IRQ0, IRQ1\001 +4 0 0 50 -1 0 12 1.5708 4 180 675 9450 3825 enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 180 795 10575 -900 enRegIRQ\001 +4 0 0 50 -1 0 12 0.0000 4 135 390 8550 -2250 Read\001 +4 0 0 50 -1 0 12 0.0000 4 180 330 10800 -2250 (10)\001 +4 0 0 50 -1 0 12 1.5708 4 135 840 11925 3825 enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 8100 4725 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 10350 4725 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 5625 2025 (3)\001 +4 1 0 50 -1 0 12 0.0000 4 180 240 3150 -450 (3)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 2250 3150 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 2250 4725 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 2250 6300 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 5625 3150 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 5625 4725 (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 240 5625 6300 (8)\001 diff --git a/2004/n/fpga/doc/dcd/interrupt/images/entity.fig b/2004/n/fpga/doc/dcd/interrupt/images/entity.fig new file mode 100644 index 0000000..2c615f1 --- /dev/null +++ b/2004/n/fpga/doc/dcd/interrupt/images/entity.fig @@ -0,0 +1,75 @@ +#FIG 3.2 +Landscape +Center +Metric +A4 +100.00 +Single +-2 +1200 2 +6 1290 1890 2250 2295 +4 2 0 50 -1 0 12 0.0000 4 180 870 2250 2025 interruption\001 +4 2 0 50 -1 0 12 0.0000 4 180 960 2250 2250 priorit\351 1 (8)\001 +-6 +6 1290 2565 2250 2970 +4 2 0 50 -1 0 12 0.0000 4 180 870 2250 2700 interruption\001 +4 2 0 50 -1 0 12 0.0000 4 180 960 2250 2925 priorit\351 2 (8)\001 +-6 +6 1290 3240 2250 3645 +4 2 0 50 -1 0 12 0.0000 4 180 870 2250 3375 interruption\001 +4 2 0 50 -1 0 12 0.0000 4 180 960 2250 3600 priorit\351 3 (8)\001 +-6 +6 2925 1575 4725 3825 +6 2925 1575 4725 3825 +2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5 + 2925 1575 4725 1575 4725 3825 2925 3825 2925 1575 +4 1 0 50 -1 0 12 0.0000 4 135 600 3825 2475 Gestion\001 +4 1 0 50 -1 0 12 0.0000 4 180 1275 3825 2700 des interruptions\001 +-6 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3 + 3150 3825 3375 3600 3600 3825 +-6 +6 4725 2925 6525 3375 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 4725 3150 5175 3150 +4 0 0 50 -1 0 12 0.0000 4 180 960 5400 3150 Donn\351es (8)\001 +-6 +6 4725 2025 5850 2475 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 4725 2250 5175 2250 +4 0 0 50 -1 0 12 0.0000 4 165 315 5400 2250 IRQ\001 +-6 +6 3150 3825 3600 4500 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3375 3825 3375 4275 +4 1 0 50 -1 0 12 0.0000 4 135 225 3375 4500 clk\001 +-6 +6 4050 3825 4500 4500 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 2 1 1.00 60.00 120.00 + 4275 3825 4275 4275 +4 1 0 50 -1 0 12 0.0000 4 105 210 4275 4500 rst\001 +-6 +6 4050 675 5175 1575 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 4275 1125 4275 1575 +4 0 0 50 -1 0 12 0.0000 4 180 1035 4050 900 Acquittement\001 +-6 +6 2925 675 3825 1575 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 3375 1125 3375 1575 +4 1 0 50 -1 0 12 0.0000 4 135 735 3375 900 Addresse\001 +-6 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 2 1 1.00 60.00 120.00 + 2925 2025 2475 2025 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 2 1 1.00 60.00 120.00 + 2925 3375 2475 3375 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 2 1 1.00 60.00 120.00 + 2925 2700 2475 2700 diff --git a/2004/n/fpga/doc/dcd/interrupt/images/graphcet.fig b/2004/n/fpga/doc/dcd/interrupt/images/graphcet.fig new file mode 100644 index 0000000..d51b749 --- /dev/null +++ b/2004/n/fpga/doc/dcd/interrupt/images/graphcet.fig @@ -0,0 +1,141 @@ +#FIG 3.2 +Landscape +Center +Metric +A4 +100.00 +Single +-2 +1200 2 +6 3150 4950 4500 6075 +6 3150 4950 4500 5625 +4 1 0 50 -1 0 12 0.0000 4 180 1110 3825 5400 de l'int\351ruption\001 +4 1 0 50 -1 0 12 0.0000 4 135 540 3825 5175 Avertir\001 +-6 +6 3150 5625 4500 6075 +4 1 0 50 -1 0 12 0.0000 4 135 915 3825 5850 RAZ de l'ID\001 +4 1 0 50 -1 0 12 0.0000 4 135 405 3825 6075 trait\351\001 +-6 +4 1 0 50 -1 0 12 0.0000 4 75 105 3825 5625 +\001 +-6 +6 3150 3375 4500 4050 +4 1 0 50 -1 0 12 0.0000 4 135 960 3825 3600 bufferisation\001 +4 1 0 50 -1 0 12 0.0000 4 180 1275 3825 3825 des interruptions\001 +-6 +6 3150 6975 4500 7425 +4 1 0 50 -1 0 12 0.0000 4 135 990 3825 7200 Attendre une\001 +4 1 0 50 -1 0 12 0.0000 4 135 585 3825 7425 Lecture\001 +-6 +6 3188 8865 4463 9450 +4 1 0 50 -1 0 12 0.0000 4 135 1065 3825 9000 Ecrire sur bus\001 +4 1 0 50 -1 0 12 0.0000 4 180 1275 3825 9225 des interruptions\001 +4 1 0 50 -1 0 12 0.0000 4 135 750 3825 9450 d\351tect\351es\001 +-6 +6 3600 900 6525 1350 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3825 900 3825 1350 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3600 1125 4050 1125 +4 0 0 50 -1 0 12 0.0000 4 180 2115 4275 1125 R\351ception d'une interruption\001 +-6 +6 3150 1575 4500 2250 +4 1 0 50 -1 0 12 0.0000 4 180 765 3825 2025 de priorit\351\001 +4 1 0 50 -1 0 12 0.0000 4 135 1170 3825 1800 choix du niveau\001 +-6 +6 3825 -1125 5175 -450 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 4 + 2 1 1.00 60.00 120.00 + 3825 -450 4275 -900 4275 -675 4725 -1125 +4 0 0 50 -1 0 12 0.0000 4 135 270 4725 -900 Rst\001 +-6 +6 4950 -450 6750 675 +6 4950 0 6750 675 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 450 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 60 1755 4950 225 _________ _________\001 +-6 +6 4950 -240 6435 45 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 0 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 60 1485 4950 -225 ________ _______\001 +-6 +-6 +6 4950 1350 6750 2475 +6 4950 1800 6750 2475 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 2250 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 60 1755 4950 2025 _________ _________\001 +-6 +6 4950 1560 6435 1845 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 1800 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 60 1440 4950 1575 _______\001 +-6 +-6 +6 4950 3150 6750 4275 +6 4950 3600 6750 4275 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 4050 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 60 1755 4950 3825 _________ _________\001 +-6 +6 4950 3240 6570 3645 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 3600 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 180 1620 4950 3375 ________ \001 +-6 +-6 +6 4950 4950 6750 6075 +6 4950 5160 6435 5445 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 5400 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 60 1485 4950 5175 ________ _______\001 +-6 +6 4950 5610 6720 5895 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 5850 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 60 1755 4950 5625 _________\001 +-6 +-6 +6 4950 8550 6750 9675 +6 4950 8760 6435 9045 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 9000 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 60 1485 4950 8775 ________ _______\001 +-6 +6 4950 9255 6720 9495 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 9450 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 15 810 4950 9225 _________\001 +-6 +-6 +6 4950 6750 6750 7875 +6 4950 7200 6750 7875 +4 0 0 50 -1 0 12 0.0000 4 180 1770 4950 7650 enRegIRQ . enDataOut\001 +4 0 0 50 -1 0 12 0.0000 4 60 1755 4950 7425 _________ _________\001 +-6 +6 4950 6960 6435 7245 +4 0 0 50 -1 0 12 0.0000 4 180 1485 4950 7200 enchoice . enRegID\001 +4 0 0 50 -1 0 12 0.0000 4 60 1485 4950 6975 ________ _______\001 +-6 +-6 +6 3600 8100 4725 8325 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3600 8325 4050 8325 +4 0 0 50 -1 0 12 0.0000 4 135 390 4275 8325 Read\001 +-6 +6 900 0 5400 10350 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 5 + 2 1 1.00 60.00 120.00 + 3825 9900 3825 10350 900 10350 900 225 2925 225 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3600 10125 4050 10125 +4 0 0 50 -1 0 12 0.0000 4 180 1035 4275 10125 Acquittement\001 +-6 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 225 900 675 2925 -450 4725 900 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 2025 900 675 2925 1350 4725 2700 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 3825 900 675 2925 3150 4725 4500 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 5625 900 675 2925 4950 4725 6300 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 7425 900 675 2925 6750 4725 8100 +1 2 0 1 0 7 50 -1 -1 0.000 1 0.0000 3825 9225 900 675 2925 8550 4725 9900 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 3825 4500 3825 4950 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 3825 6300 3825 6750 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 3825 2700 3825 3150 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 3825 8100 3825 8550 +4 1 0 50 -1 0 12 0.0000 4 135 675 3825 225 Attendre\001 diff --git a/2004/n/fpga/doc/dcd/interrupt/interrupt.tex b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex new file mode 100644 index 0000000..2c162a3 --- /dev/null +++ b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex @@ -0,0 +1,188 @@ +\subsection{Cahier des charges} + +Voici les contraintes du bloc de gestion des interruptions : + +\begin{itemize} +\item{Gestion de 24 interruptions différentes} +\item{3 niveaux de priorité} +\item{Fréquence de fonctionnement à XXXX} % TODO : fq du bus ISA +\item{Codage de l'addresse du bloc sur 10 bits} +\item{Un signal de RAZ} +\item{Transmission des interruptions par bloc de 8 bits} +\end{itemize} + + +% en gros c'est comment est vu le module côté userland. +\subsection{Vue comportementale} + +Le bloc de gestion des interruptions a pour but de permettre aux différents +modules de la carte de prévenir l'ordinateur qu'ils ont des informations à +lui transmettre. On pourra voir la figure \ref{entity_interrupt} page +\pageref{entity_interrupt}. + +\begin{figure}[htbp] +\caption{Entity du bloc de gestion des interruptions} +\begin{center} +\scalebox{0.7}{ +\includegraphics {./interrupt/images/entity.pdf} +%\includegraphics[width=\textwidth]{./interrupt/images/entity.pdf} +} +\end{center} +\label{entity_interrupt} +\end{figure} + + +% TODO : Question +% Est-ce que pour les lignes d'interruption on ne devrait pas juste +% laisser une ligne IRQ et traiter en interne les priorités ? En effet, la +% seule choses que voit l'ordinateur est qu'il y a une interruption. Pour la +% priorité de celle-ci, il en a rien à foutre non ? +% +% Ou ça peut-être intéressant pour lui pour savoir si il y réagit de suite ou +% si il peut continuer ce qu'il est en train de faire. +% +% TODO : Si garde 2 fils, changer entity.fig +% Si garde 1 fils, changer schéma global (toute la carte fpga) +% changer archi_phy.fig + +On rappel que chaque bloc ayant un fil d'interruption le relie au gestionnaire +d'interruption. Suivant l'emplacement choisi, le module aura une priorité plus +ou moins importante, sachant que la priorité de niveau 1 est la plus +importante. + +Du point de vue comportemental, son fonctionnement est le suivant. Lorsqu'une +interruption est émise par un bloc, notre module la détecte et transmet le +signal IRQ sur le bus ISA. Dès que l'ordinateur est prêt à traiter +l'interruption, il demande à accéder au gestionnaire en transmettant +l'addresse du gestionnaire sur le bus ISA. + +En retour, le gestionnairerecopie une sorte de "masque d'interruption" +représentant quel a ou quels ont été les blocs ayant émis les interruptions de +plus haut niveau. Dès que l'ordinateur a effectué une lecture des données, il +le signal à l'aide du signal d'acquittement. Le gestionnaire repasse en mode +d'attente des interruptions suivantes. +interruptions suivante + +% Ici, on détail l'intérieur du bloc +\subsection{Architecture physique} + +% Pipo +Voici donc une explication du fonctionnement de ce bloc. On remarquera que ce +bloc est crucial, car la perte d'une interruption peut résulter en une perte +de temps, voir s'avérer désastreuse pour le robot. Il est donc nécessaire de +prendre les plus grandes précautions lors de sa réalisation. On pourra +consulter l'architecture physique sur la figure \ref{archi_interrupt} page +\pageref{archi_interrupt}. Pour le séquenceur, son graphcet est illustré +figure \ref{graphcet_interrupt} page \pageref{graphcet_interrupt}. + +\begin{figure}[htbp] +\caption{Architecture physique du bloc de gestion des interruptions} +\begin{center} +%\scalebox{0.7}{\includegraphics {./interrupt/images/archi_phy.pdf}} +\includegraphics[width=\textwidth]{./interrupt/images/archi_phy.pdf} +\end{center} +\label{archi_interrupt} +\end{figure} + +\begin{figure}[htbp] +\caption{Graphcet du séquenceur du bloc de gestion des interruptions} +\begin{center} +\scalebox{0.7}{\includegraphics {./interrupt/images/graphcet.pdf}} +%\includegraphics[width=\textwidth]{./interrupt/images/graphcet.pdf}} +\end{center} +\label{graphcet_interrupt} +\end{figure} + +% +Lorsqu'un bloc génère une interruption, celle-ci arrive sur le +\textbf{détecteur d'interruptions} ou ID associé à son niveau de priorité. Ces +niveaux de priorité son au nombre de 3, le niveau 1 étant la priorité maximale +et 3 la minimale. + +% Fonctionnement du bloc ID. +Cet ID envoie alors le signal \textit{Interrupt detected} au module +\textbf{Priority choice}. De plus, cet ID met un état haut en sortie sur le +bit correspondant et le conserve tant qu'il n'a pas reçu de signal de reset. + +% Fonctionnement du bloc Priority choice. +C'est au tour du module \textbf{Priority choice} d'agir. Celui-ci, à la +réception du signal identifie à quel niveau de priorité il est associé et +prévient le séquenceur de l'arrivée d'une interruption. Il attend alors la +réponse du séquenceur. + +Dès que ce signal (nommé \textit{enChoice}) arrive, l'addresse de l'ID ayant +émis ce signal est codée en sortie sur deux bits. C'est le signal appelé IRQ0 +et IRQ1. Si plusieurs interruptions sont arrivées simultanément, le module +choisira celle de priorité la plus haute. + +% TODO : Question +% pour le bloc priority choice, je peux soit le faire à base de graphcet +% (machine de Moore), soit en concurentiel. Pour l'instant, je serai bien +% partant pour le faire en concurentiel, mais ce choix est fait juste car cela +% me semble plus simple pour l'instant. +% +% Le seul probl_me est que je ne sait pas si ce sera synthétisable... +% D'ailleurs, comment sait-on qu'un bloc sera synthétisable ? +% Une idée pour orienter ce choix ? + +% Le MUX +Le \textbf{multiplexeur} choisi alors l'ID dont l'addresse lui a été transmise +par l'IRQ. et la recopie sur sa sortie. Le \textbf{séquenceur} récupère alors +la main et demande au registre de mémoriser la sortie du multiplexeur. Cette +opération s'effectue grâce au signal \textit{enRegID}. + +Cette mémorisation permet de prendre un "instantané" de l'état de l'ID +traité. Cela est une précaution dans les cas ou plusieurs interruptions +arrivent sur le même bloc pendant que l'on traite la première interruption. + +Une fois la mémorisation effectuée, on peut alors remettre l'ID à zéro et le +laisser intercepter les interruptions suivantes. Simultanément, on écrit sur +le bus ISA que l'on a reçu au moins une interruption. Ceci est effectué à +l'aide d'un registre et des lignes IRQ0 et IRQ1. Les deux dernières actions +décrites sont effectuées grâce au signal \textit{enRegIRQ} que l'on pourra +trouver aussi sou le nom \textit{RstID}. + +Le séquenceur attend alors que l'ordinateur demande une lecture. Pour +effectuer cette lecture, l'ordinateur doit mettre sur le bus d'addresse +l'addresse du bloc de gestion des interruptions. + +% Fonctionnement du bloc d'interface ISA +Lorsque ce signal arrive, le séquenceur prévient le \textbf{module +d'interfaçage} avec le bus ISA. Ce module, qui jusqu'à présent avait ses +sorties à l'état haut, recopie alors sur en sorties (sur le bus ISA) ses +entrées. On attend alors plus que l'\textit{acquittement} de l'ordinateur pour +recommencer le cycle. + + +% TODO : mettre en forme. Pour l'instant, c'est brouillon +% Ici, je vais finir de mettre des explications demain. Là je vais dormir :) + +% TODO : Ça, en fait, je vais inclure un module pour gérer les 3 cycles +% d'horloge dans mon bloc ! + +\textit{Remarque 1 :} On remarquera premièrement que pour que l'on ai pas de +perte d'interruptions pendant le traitement + +En effet, si une interruption arrive... + +Pour générer une interruption, on +doit produire un front montant et garder un état haut pendant 3 cycles +d'horloge. + +Rq : si 2 interruptions arrivent simultanément sur le même ID, on les transmet +toutes les deux lorsque l'on recopie sur le bus ISA le registre contenant les +interruptions détectées. + +Si un bloc a pas de réponses, il reposte son interruption. Est-ce possible ? + +Séquenceur teste les registres successivement, dès qu'il voit que l'un +de ceux-ci n'est plus égale à x"00", il modifie l'IRQ en conséquence. + + +\subsection{Décomposition RTL} + +% Ici, détailler chaque petit bloc et mettre le code VHDL correspondant. + +\subsection{Simulation} + +% mettre aussi peut-être les tests unitaires de chaque bloc ? diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex new file mode 100644 index 0000000..9d0032c --- /dev/null +++ b/2004/n/fpga/doc/dcd/rapport.tex @@ -0,0 +1,64 @@ +\documentclass[a4paper,dvips,pdftex,titlepage]{article} + +% Inclusion de packages : +%{{{1 +\usepackage[T1]{fontenc} +\usepackage[latin1]{inputenc} +\usepackage[french]{babel} +\usepackage{fancyhdr} +\usepackage[dvips]{graphicx,color} +%\usepackage[pdftex]{graphicx,color} +%\usepackage{verbatim} +\usepackage{times} + +% Pour les maths : +%\usepackage{amssymb} +%\usepackage{amsfonts} +%\usepackage{amsmath,amsthm} +%}}}1 + +% Mise en page du document : +%{{{1 +\pagestyle{fancy} +\parskip=10pt +\baselineskip=11pt +\parindent=0pt % alinéa + +% Entête de page : +\lhead{\small{Thomas Burg - Pierre-Andre Galmes \\ Fidèle Gafan - Pierre +Prot}} +\rhead{I2 ET\\ Février 2004} + +% Structure du document : +\begin{document} + +\title{Pré-projet de VHDL : \\ Réalisation d'un périphérique ISA pour +PC104} +\author{Thomas Burg - Pierre-Andre Galmes - Fidèle Gafan - Pierre Prot\\ EFREI - Ingénieur +2$^{\textrm{ième}}$ année} +\date{Février 2004} +\maketitle +\tableofcontents +\pagebreak +%1}}} + + +\section{Introduction} +\pagebreak + +% Ici, explication sur la carte dans son ensemble ? + +% Les différents modules de la carte +\section{La gestion des interruptions} +\input{./interrupt/interrupt.tex} +\pagebreak + + +\section{Le bloc d'entrées / sorties} +%\input{} +\pagebreak + +\section {Conclusion} +\pagebreak + +\end{document} -- cgit v1.2.3