From 6c1e42f741e1b0d599cb5a9c96165ce4e8d10422 Mon Sep 17 00:00:00 2001 From: galmes Date: Fri, 12 Mar 2004 09:20:36 +0000 Subject: Modifications sur le rapport partie userland ! --- 2004/n/fpga/doc/dcd/gpio/Makefile | 14 + 2004/n/fpga/doc/dcd/gpio/images/Makefile | 7 + 2004/n/fpga/doc/dcd/images/carte_globale.fig | 536 +++++++++++------------- 2004/n/fpga/doc/dcd/interrupt/images/entity.fig | 97 +++-- 2004/n/fpga/doc/dcd/interrupt/interrupt.tex | 160 +------ 5 files changed, 323 insertions(+), 491 deletions(-) create mode 100644 2004/n/fpga/doc/dcd/gpio/Makefile create mode 100644 2004/n/fpga/doc/dcd/gpio/images/Makefile (limited to '2004/n/fpga/doc/dcd') diff --git a/2004/n/fpga/doc/dcd/gpio/Makefile b/2004/n/fpga/doc/dcd/gpio/Makefile new file mode 100644 index 0000000..c5a5691 --- /dev/null +++ b/2004/n/fpga/doc/dcd/gpio/Makefile @@ -0,0 +1,14 @@ +SUBDIR= images + +all: + for i in $(SUBDIR); do (cd $$i; $(MAKE) all); done + +%.pdf: %.tex + pdflatex $< + pdflatex $< + pdflatex $< + +clean: + for i in $(SUBDIR); do (cd $$i; $(MAKE) clean); done + rm -f *.dvi *.aux *.log *.toc *.eps *.pdf *.ps + diff --git a/2004/n/fpga/doc/dcd/gpio/images/Makefile b/2004/n/fpga/doc/dcd/gpio/images/Makefile new file mode 100644 index 0000000..4493e75 --- /dev/null +++ b/2004/n/fpga/doc/dcd/gpio/images/Makefile @@ -0,0 +1,7 @@ +all: entity.pdf + +%.pdf: %.fig + fig2dev -L pdf -p dummy $< $@ + +clean: + rm -f *.pdf *.eps diff --git a/2004/n/fpga/doc/dcd/images/carte_globale.fig b/2004/n/fpga/doc/dcd/images/carte_globale.fig index fa6e4f4..14fbfca 100644 --- a/2004/n/fpga/doc/dcd/images/carte_globale.fig +++ b/2004/n/fpga/doc/dcd/images/carte_globale.fig @@ -1,4 +1,4 @@ -#FIG 3.2 +#FIG 3.2 Produced by xfig version 3.2.5-alpha4 Landscape Center Metric @@ -42,251 +42,46 @@ Single 0 64 #ce9100 0 65 #f762aa 0 66 #5f5f5f -6 2700 5850 4725 9900 -6 3375 8550 3825 9900 -2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 - 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9900 -2250 9900 -1350 -4 0 0 50 0 0 12 1.5708 4 180 1395 10125 -1575 synchronisatio (3)\001 +6 5175 6750 5400 7425 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 5175 7425 5175 6975 +4 0 0 50 0 0 12 1.5708 4 135 315 5400 7200 RW\001 -6 -6 10575 -3150 11250 -1125 -2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 - 10800 -2250 10800 -1350 -4 0 0 50 0 0 12 1.5708 4 180 1410 11025 -1575 Donn\351es (8 ou 16)\001 +6 4950 7425 6750 8775 +6 5175 7650 6525 8100 +4 1 0 50 0 0 12 0.0000 4 150 390 5850 7875 Bloc\001 +4 1 0 50 0 0 12 0.0000 4 150 1290 5850 8100 d'entr\351s / sorties\001 -6 +2 2 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 5 + 4950 7425 6750 7425 6750 8775 4950 8775 4950 7425 -6 -6 9450 5850 11475 9900 -6 9675 6750 9900 7425 -2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 - 9675 7425 9675 6975 -4 0 0 50 0 0 12 1.5708 4 135 300 9900 7200 RW\001 +6 5850 6075 6525 7650 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 6075 7425 6075 6975 +4 0 0 50 0 0 12 1.5708 4 180 930 6300 7200 Donn\351es(8)\001 -6 6 10125 6300 10575 7425 2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 10125 7425 10125 6975 -4 0 0 50 0 0 12 1.5708 4 180 885 10350 7200 Interruption\001 +4 0 0 50 0 0 12 1.5708 4 180 975 10350 7200 Interruption\001 +-6 +6 10125 8550 10575 9900 +2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 10350 9675 10350 8775 +4 2 0 50 0 0 12 0.0000 4 135 105 10575 9450 8\001 +-6 +6 9225 4275 10125 4725 +4 1 0 50 0 0 12 0.0000 4 135 630 9675 4500 Gestion\001 +4 1 0 50 0 0 12 0.0000 4 150 870 9675 4725 de bus ISA\001 -6 6 10350 6075 11025 7650 2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 10575 7425 10575 6975 -4 0 0 50 0 0 12 1.5708 4 180 915 10800 7200 Donn\351es(8)\001 +4 0 0 50 0 0 12 1.5708 4 180 930 10800 7200 Donn\351es(8)\001 +-6 +6 7875 8550 8325 9900 +2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 8100 8775 8100 9675 +4 2 0 50 0 0 12 0.0000 4 135 105 8325 9450 2\001 +-6 +6 8100 6075 8775 7650 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 8325 7425 8325 6975 +4 0 0 50 0 0 12 1.5708 4 180 930 8550 7200 Donn\351es(8)\001 -6 6 10800 5850 11475 7650 2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 11025 7425 11025 6975 -4 0 0 50 0 0 12 1.5708 4 180 1200 11250 7200 Addresses (10)\001 +4 0 0 50 0 0 12 1.5708 4 195 1215 11250 7200 Chip Select (1)\001 -6 -6 9450 7425 11250 8775 6 9675 7650 11025 8100 -4 1 0 50 0 0 12 0.0000 4 135 1110 10350 8100 Servo-moteurs\001 -4 1 0 50 0 0 12 0.0000 4 135 345 10350 7875 Bloc\001 +4 1 0 50 0 0 12 0.0000 4 135 1170 10350 8100 Servo-moteurs\001 +4 1 0 50 0 0 12 0.0000 4 150 390 10350 7875 Bloc\001 +-6 +6 4050 5850 4725 7650 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 4275 7425 4275 6975 +4 0 0 50 0 0 12 1.5708 4 195 1215 4500 7200 Chip Select (4)\001 +-6 +6 2700 -1350 4500 0 +6 2925 -1125 4275 -450 +4 1 0 50 0 0 12 0.0000 4 165 960 3600 -900 Controle de\001 +4 1 0 50 0 0 12 0.0000 4 180 1200 3600 -675 moteur (PWM)\001 -6 2 2 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 5 - 9450 7425 11250 7425 11250 8775 9450 8775 9450 7425 + 2700 -1350 4500 -1350 4500 0 2700 0 2700 -1350 -6 -6 10125 8550 10575 9900 -2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 - 10350 9675 10350 8775 -4 2 0 50 0 0 12 0.0000 4 135 90 10575 9450 8\001 +6 3600 -2250 3825 -1350 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 3600 -1350 3600 -2250 +4 2 0 50 0 0 12 0.0000 4 135 105 3825 -2025 1\001 +-6 +6 2925 0 3150 675 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 2925 0 2925 450 +4 2 0 50 0 0 12 1.5708 4 135 315 3150 225 RW\001 +-6 +6 3375 0 3825 1125 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 3375 0 3375 450 +4 2 0 50 0 0 12 1.5708 4 180 975 3600 225 Interruption\001 -6 +6 3600 -225 4275 1350 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 3825 0 3825 450 +4 2 0 50 0 0 12 1.5708 4 180 975 4050 225 Donn\351es (8)\001 -6 -6 -225 -1800 13500 9225 +6 4950 -1350 6750 0 2 2 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 5 - -225 -1800 13500 -1800 13500 9225 -225 9225 -225 -1800 -4 0 0 50 0 0 20 0.0000 4 210 810 0 -1350 FPGA\001 + 4950 -1350 6750 -1350 6750 0 4950 0 4950 -1350 +4 1 0 50 0 0 12 0.0000 4 150 780 5850 -675 Port S\351rie\001 +-6 +6 5625 -2475 6075 -1125 +2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 5850 -1350 5850 -2250 +4 2 0 50 0 0 12 0.0000 4 135 105 6075 -2025 2\001 +-6 +6 5175 0 5400 675 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 5175 0 5175 450 +4 2 0 50 0 0 12 1.5708 4 135 315 5400 225 RW\001 -6 -6 12825 7650 13725 7875 +6 5625 0 6075 1125 2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 - 12825 7650 13725 7650 -4 2 0 50 0 0 12 0.0000 4 135 300 13275 7875 RW\001 + 5625 0 5625 450 +4 2 0 50 0 0 12 1.5708 4 180 975 5850 225 Interruption\001 +-6 +6 5850 -225 6525 1350 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 6075 0 6075 450 +4 2 0 50 0 0 12 1.5708 4 180 975 6300 225 Donn\351es (8)\001 +-6 +6 9675 -3150 10350 -1125 +2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 9900 -2250 9900 -1350 +4 0 0 50 0 0 12 1.5708 4 180 1470 10125 -1575 synchronisatio (3)\001 +-6 +6 10575 -3150 11250 -1125 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 10800 -2250 10800 -1350 +4 0 0 50 0 0 12 1.5708 4 195 1485 11025 -1575 Donn\351es (8 ou 16)\001 +-6 +6 9450 -1350 11250 0 +2 2 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 5 + 9450 -1350 11250 -1350 11250 0 9450 0 9450 -1350 +4 1 0 50 0 0 12 0.0000 4 135 615 10350 -675 Cam\351ra\001 +-6 +6 6525 2250 9000 2925 +6 6525 2250 9000 2925 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 8100 2475 8775 2475 +4 2 0 50 0 0 12 0.0000 4 195 2190 8550 2700 1 fil d'interruption par bloc\001 -6 -6 12150 6525 13275 7200 -4 2 0 50 0 0 12 0.0000 4 180 975 13275 6975 chaque bloc)\001 -4 2 0 50 0 0 12 0.0000 4 180 1035 13275 6750 Reset (reli\351 \340\001 -6 +6 11475 5175 13725 6075 6 11475 5400 13275 6075 -4 2 0 50 0 0 12 0.0000 4 180 1110 13275 5850 \340 chaque bloc)\001 -4 2 0 50 0 0 12 0.0000 4 180 1635 13275 5625 Clock (bus ISA : reli\351\001 +4 2 0 50 0 0 12 0.0000 4 195 1185 13275 5850 \340 chaque bloc)\001 +4 2 0 50 0 0 12 0.0000 4 195 1740 13275 5625 Clock (bus ISA : reli\351\001 +-6 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 1 2 + 1 1 1.00 60.00 120.00 + 12825 5400 13725 5400 +-6 +6 12150 5850 13725 6750 +6 12150 6075 13275 6750 +4 2 0 50 0 0 12 0.0000 4 195 1050 13275 6525 chaque bloc)\001 +4 2 0 50 0 0 12 0.0000 4 195 1050 13275 6300 Reset (reli\351 \340\001 +-6 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 1 2 + 1 1 1.00 60.00 120.00 + 12825 6075 13725 6075 +-6 +6 12825 6525 13725 6975 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 1 2 + 1 1 1.00 60.00 120.00 + 12825 6750 13725 6750 +4 2 0 50 0 0 12 0.0000 4 135 315 13275 6975 RW\001 +-6 +6 12150 7200 13725 7875 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 1 2 + 1 1 1.00 60.00 120.00 + 12825 7425 13725 7425 +4 2 0 50 -1 0 12 0.0000 4 165 1095 13275 7650 Master Clock\001 -6 2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 7425 0 7425 450 @@ -533,8 +437,6 @@ Single 6075 4275 6075 6975 2 1 2 1 0 7 50 0 -1 3.000 0 0 -1 0 0 3 8100 4725 6525 4725 6525 6975 -2 1 2 1 0 7 50 0 -1 3.000 0 0 -1 0 0 3 - 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12825 5400 13725 5400 -4 2 0 50 0 0 12 0.0000 4 180 1200 8550 4950 Addresses (10)\001 + 10125 0 10125 450 +2 1 0 1 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 9675 0 9675 450 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 8775 2925 8100 2925 +2 1 0 3 0 7 50 0 -1 0.000 0 0 -1 0 0 2 + 8775 3375 8100 3375 +2 1 0 2 0 7 50 0 -1 0.000 0 0 -1 0 0 3 + 11025 0 11025 450 13725 450 +4 2 0 50 0 0 12 0.0000 4 180 330 13275 3150 IRQ\001 +4 0 0 50 0 0 12 1.5708 4 180 930 4050 7200 Donn\351es(8)\001 +4 0 0 50 0 0 12 1.5708 4 195 1215 6750 7200 Chip Select (4)\001 +4 0 0 50 0 0 20 0.0000 4 225 840 0 -1350 FPGA\001 +4 0 0 50 0 0 12 1.5708 4 135 315 9900 7200 RW\001 +4 0 0 50 0 0 12 1.5708 4 195 1215 9000 7200 Chip Select (1)\001 +4 2 0 50 0 0 12 1.5708 4 195 1215 4500 225 Chip Select (1)\001 +4 2 0 50 0 0 12 1.5708 4 195 1215 6750 225 Chip Select (3)\001 +4 2 0 50 0 0 12 1.5708 4 180 975 10350 225 Donn\351es (8)\001 +4 2 0 50 0 0 12 1.5708 4 195 1650 9900 225 Chip Select (XXXX)\001 +4 2 0 50 -1 0 12 0.0000 4 195 1470 8550 4950 Chip selects (256)\001 +4 2 0 50 0 0 12 0.0000 4 180 975 8550 3150 Donn\351es (8)\001 +4 2 0 50 -1 0 12 0.0000 4 195 1260 8550 3600 Chip selects (3)\001 +4 2 -1 50 0 0 12 0.0000 4 180 720 13275 675 DMA (2)\001 diff --git a/2004/n/fpga/doc/dcd/interrupt/images/entity.fig b/2004/n/fpga/doc/dcd/interrupt/images/entity.fig index 2c615f1..0087ce7 100644 --- a/2004/n/fpga/doc/dcd/interrupt/images/entity.fig +++ b/2004/n/fpga/doc/dcd/interrupt/images/entity.fig @@ -1,4 +1,4 @@ -#FIG 3.2 +#FIG 3.2 Produced by xfig version 3.2.5-alpha4 Landscape Center Metric @@ -7,69 +7,74 @@ A4 Single -2 1200 2 -6 1290 1890 2250 2295 -4 2 0 50 -1 0 12 0.0000 4 180 870 2250 2025 interruption\001 -4 2 0 50 -1 0 12 0.0000 4 180 960 2250 2250 priorit\351 1 (8)\001 --6 -6 1290 2565 2250 2970 -4 2 0 50 -1 0 12 0.0000 4 180 870 2250 2700 interruption\001 -4 2 0 50 -1 0 12 0.0000 4 180 960 2250 2925 priorit\351 2 (8)\001 --6 -6 1290 3240 2250 3645 -4 2 0 50 -1 0 12 0.0000 4 180 870 2250 3375 interruption\001 -4 2 0 50 -1 0 12 0.0000 4 180 960 2250 3600 priorit\351 3 (8)\001 --6 -6 2925 1575 4725 3825 -6 2925 1575 4725 3825 -2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5 - 2925 1575 4725 1575 4725 3825 2925 3825 2925 1575 -4 1 0 50 -1 0 12 0.0000 4 135 600 3825 2475 Gestion\001 -4 1 0 50 -1 0 12 0.0000 4 180 1275 3825 2700 des interruptions\001 --6 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3 - 3150 3825 3375 3600 3600 3825 --6 6 4725 2925 6525 3375 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 2 1 1.00 60.00 120.00 4725 3150 5175 3150 -4 0 0 50 -1 0 12 0.0000 4 180 960 5400 3150 Donn\351es (8)\001 +4 0 0 50 -1 0 12 0.0000 4 180 1005 5400 3150 Data Bus (8)\001 -6 6 4725 2025 5850 2475 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 2 1 1.00 60.00 120.00 4725 2250 5175 2250 -4 0 0 50 -1 0 12 0.0000 4 165 315 5400 2250 IRQ\001 +4 0 0 50 -1 0 12 0.0000 4 180 330 5400 2250 IRQ\001 -6 -6 3150 3825 3600 4500 +6 2025 2250 3825 2925 +4 1 0 50 -1 0 12 0.0000 4 135 630 2925 2475 Gestion\001 +4 1 0 50 -1 0 12 0.0000 4 180 1365 2925 2700 des interruptions\001 +-6 +6 1350 3600 2250 4725 +6 1350 3825 2250 4725 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 - 3375 3825 3375 4275 -4 1 0 50 -1 0 12 0.0000 4 135 225 3375 4500 clk\001 + 1800 3825 1800 4275 +4 1 0 50 -1 0 12 0.0000 4 165 795 1800 4500 ISA clock\001 +-6 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3 + 1575 3825 1800 3600 2025 3825 +-6 +6 2250 3600 3600 4725 +6 2250 3825 3600 4725 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2 + 2925 3825 2925 4275 +4 1 0 50 -1 0 12 0.0000 4 165 1020 2925 4500 master clock\001 +-6 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3 + 2700 3825 2925 3600 3150 3825 -6 -6 4050 3825 4500 4500 +6 3825 3825 4275 4500 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 2 1 1.00 60.00 120.00 - 4275 3825 4275 4275 -4 1 0 50 -1 0 12 0.0000 4 105 210 4275 4500 rst\001 + 4050 3825 4050 4275 +4 1 0 50 -1 0 12 0.0000 4 120 195 4050 4500 rst\001 -6 -6 4050 675 5175 1575 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 - 2 1 1.00 60.00 120.00 - 4275 1125 4275 1575 -4 0 0 50 -1 0 12 0.0000 4 180 1035 4050 900 Acquittement\001 +6 -675 2475 450 3375 +4 2 0 50 -1 0 12 0.0000 4 180 1050 450 2700 interruptions\001 +4 2 0 50 -1 0 12 0.0000 4 150 1080 450 2925 des diff\351rents\001 +4 2 0 50 -1 0 12 0.0000 4 195 810 450 3150 blocs (24)\001 -6 -6 2925 675 3825 1575 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 - 2 1 1.00 60.00 120.00 - 3375 1125 3375 1575 -4 1 0 50 -1 0 12 0.0000 4 135 735 3375 900 Addresse\001 +6 1125 450 2475 1125 +4 1 0 50 -1 0 12 0.0000 4 195 945 1800 675 Chip Select\001 +4 1 0 50 -1 0 12 0.0000 4 180 750 1800 930 registre 2\001 -6 +6 2250 450 3600 1125 +4 1 0 50 -1 0 12 0.0000 4 195 945 2925 675 Chip Select\001 +4 1 0 50 -1 0 12 0.0000 4 180 750 2925 930 registre 1\001 +-6 +6 3375 450 4725 1125 +4 1 0 50 -1 0 12 0.0000 4 195 945 4050 675 Chip Select\001 +4 1 0 50 -1 0 12 0.0000 4 180 750 4050 930 registre 3\001 +-6 +2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5 + 1125 1575 4725 1575 4725 3825 1125 3825 1125 1575 2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 2 1 1.00 60.00 120.00 - 2925 2025 2475 2025 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 1125 2700 675 2700 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 2 1 1.00 60.00 120.00 - 2925 3375 2475 3375 -2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2 + 1800 1125 1800 1575 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 + 2 1 1.00 60.00 120.00 + 2925 1125 2925 1575 +2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2 2 1 1.00 60.00 120.00 - 2925 2700 2475 2700 + 4050 1125 4050 1575 diff --git a/2004/n/fpga/doc/dcd/interrupt/interrupt.tex b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex index 2c162a3..320eeae 100644 --- a/2004/n/fpga/doc/dcd/interrupt/interrupt.tex +++ b/2004/n/fpga/doc/dcd/interrupt/interrupt.tex @@ -4,11 +4,8 @@ Voici les contraintes du bloc de gestion des interruptions : \begin{itemize} \item{Gestion de 24 interruptions différentes} -\item{3 niveaux de priorité} -\item{Fréquence de fonctionnement à XXXX} % TODO : fq du bus ISA -\item{Codage de l'addresse du bloc sur 10 bits} -\item{Un signal de RAZ} \item{Transmission des interruptions par bloc de 8 bits} +\item{Un signal de RAZ} \end{itemize} @@ -33,156 +30,21 @@ lui transmettre. On pourra voir la figure \ref{entity_interrupt} page % TODO : Question -% Est-ce que pour les lignes d'interruption on ne devrait pas juste -% laisser une ligne IRQ et traiter en interne les priorités ? En effet, la -% seule choses que voit l'ordinateur est qu'il y a une interruption. Pour la -% priorité de celle-ci, il en a rien à foutre non ? -% -% Ou ça peut-être intéressant pour lui pour savoir si il y réagit de suite ou -% si il peut continuer ce qu'il est en train de faire. % % TODO : Si garde 2 fils, changer entity.fig % Si garde 1 fils, changer schéma global (toute la carte fpga) % changer archi_phy.fig -On rappel que chaque bloc ayant un fil d'interruption le relie au gestionnaire -d'interruption. Suivant l'emplacement choisi, le module aura une priorité plus -ou moins importante, sachant que la priorité de niveau 1 est la plus -importante. - -Du point de vue comportemental, son fonctionnement est le suivant. Lorsqu'une -interruption est émise par un bloc, notre module la détecte et transmet le -signal IRQ sur le bus ISA. Dès que l'ordinateur est prêt à traiter -l'interruption, il demande à accéder au gestionnaire en transmettant -l'addresse du gestionnaire sur le bus ISA. - -En retour, le gestionnairerecopie une sorte de "masque d'interruption" -représentant quel a ou quels ont été les blocs ayant émis les interruptions de -plus haut niveau. Dès que l'ordinateur a effectué une lecture des données, il -le signal à l'aide du signal d'acquittement. Le gestionnaire repasse en mode -d'attente des interruptions suivantes. -interruptions suivante - -% Ici, on détail l'intérieur du bloc -\subsection{Architecture physique} - -% Pipo -Voici donc une explication du fonctionnement de ce bloc. On remarquera que ce -bloc est crucial, car la perte d'une interruption peut résulter en une perte -de temps, voir s'avérer désastreuse pour le robot. Il est donc nécessaire de -prendre les plus grandes précautions lors de sa réalisation. On pourra -consulter l'architecture physique sur la figure \ref{archi_interrupt} page -\pageref{archi_interrupt}. Pour le séquenceur, son graphcet est illustré -figure \ref{graphcet_interrupt} page \pageref{graphcet_interrupt}. - -\begin{figure}[htbp] -\caption{Architecture physique du bloc de gestion des interruptions} -\begin{center} -%\scalebox{0.7}{\includegraphics {./interrupt/images/archi_phy.pdf}} -\includegraphics[width=\textwidth]{./interrupt/images/archi_phy.pdf} -\end{center} -\label{archi_interrupt} -\end{figure} - -\begin{figure}[htbp] -\caption{Graphcet du séquenceur du bloc de gestion des interruptions} -\begin{center} -\scalebox{0.7}{\includegraphics {./interrupt/images/graphcet.pdf}} -%\includegraphics[width=\textwidth]{./interrupt/images/graphcet.pdf}} -\end{center} -\label{graphcet_interrupt} -\end{figure} - -% -Lorsqu'un bloc génère une interruption, celle-ci arrive sur le -\textbf{détecteur d'interruptions} ou ID associé à son niveau de priorité. Ces -niveaux de priorité son au nombre de 3, le niveau 1 étant la priorité maximale -et 3 la minimale. - -% Fonctionnement du bloc ID. -Cet ID envoie alors le signal \textit{Interrupt detected} au module -\textbf{Priority choice}. De plus, cet ID met un état haut en sortie sur le -bit correspondant et le conserve tant qu'il n'a pas reçu de signal de reset. - -% Fonctionnement du bloc Priority choice. -C'est au tour du module \textbf{Priority choice} d'agir. Celui-ci, à la -réception du signal identifie à quel niveau de priorité il est associé et -prévient le séquenceur de l'arrivée d'une interruption. Il attend alors la -réponse du séquenceur. - -Dès que ce signal (nommé \textit{enChoice}) arrive, l'addresse de l'ID ayant -émis ce signal est codée en sortie sur deux bits. C'est le signal appelé IRQ0 -et IRQ1. Si plusieurs interruptions sont arrivées simultanément, le module -choisira celle de priorité la plus haute. - -% TODO : Question -% pour le bloc priority choice, je peux soit le faire à base de graphcet -% (machine de Moore), soit en concurentiel. Pour l'instant, je serai bien -% partant pour le faire en concurentiel, mais ce choix est fait juste car cela -% me semble plus simple pour l'instant. -% -% Le seul probl_me est que je ne sait pas si ce sera synthétisable... -% D'ailleurs, comment sait-on qu'un bloc sera synthétisable ? -% Une idée pour orienter ce choix ? - -% Le MUX -Le \textbf{multiplexeur} choisi alors l'ID dont l'addresse lui a été transmise -par l'IRQ. et la recopie sur sa sortie. Le \textbf{séquenceur} récupère alors -la main et demande au registre de mémoriser la sortie du multiplexeur. Cette -opération s'effectue grâce au signal \textit{enRegID}. - -Cette mémorisation permet de prendre un "instantané" de l'état de l'ID -traité. Cela est une précaution dans les cas ou plusieurs interruptions -arrivent sur le même bloc pendant que l'on traite la première interruption. - -Une fois la mémorisation effectuée, on peut alors remettre l'ID à zéro et le -laisser intercepter les interruptions suivantes. Simultanément, on écrit sur -le bus ISA que l'on a reçu au moins une interruption. Ceci est effectué à -l'aide d'un registre et des lignes IRQ0 et IRQ1. Les deux dernières actions -décrites sont effectuées grâce au signal \textit{enRegIRQ} que l'on pourra -trouver aussi sou le nom \textit{RstID}. - -Le séquenceur attend alors que l'ordinateur demande une lecture. Pour -effectuer cette lecture, l'ordinateur doit mettre sur le bus d'addresse -l'addresse du bloc de gestion des interruptions. - -% Fonctionnement du bloc d'interface ISA -Lorsque ce signal arrive, le séquenceur prévient le \textbf{module -d'interfaçage} avec le bus ISA. Ce module, qui jusqu'à présent avait ses -sorties à l'état haut, recopie alors sur en sorties (sur le bus ISA) ses -entrées. On attend alors plus que l'\textit{acquittement} de l'ordinateur pour -recommencer le cycle. - - -% TODO : mettre en forme. Pour l'instant, c'est brouillon -% Ici, je vais finir de mettre des explications demain. Là je vais dormir :) - -% TODO : Ça, en fait, je vais inclure un module pour gérer les 3 cycles -% d'horloge dans mon bloc ! - -\textit{Remarque 1 :} On remarquera premièrement que pour que l'on ai pas de -perte d'interruptions pendant le traitement - -En effet, si une interruption arrive... - -Pour générer une interruption, on -doit produire un front montant et garder un état haut pendant 3 cycles -d'horloge. - -Rq : si 2 interruptions arrivent simultanément sur le même ID, on les transmet -toutes les deux lorsque l'on recopie sur le bus ISA le registre contenant les -interruptions détectées. - -Si un bloc a pas de réponses, il reposte son interruption. Est-ce possible ? - -Séquenceur teste les registres successivement, dès qu'il voit que l'un -de ceux-ci n'est plus égale à x"00", il modifie l'IRQ en conséquence. - - -\subsection{Décomposition RTL} -% Ici, détailler chaque petit bloc et mettre le code VHDL correspondant. +Du point de vue comportemental, son fonctionnement est le suivant. Chaque bloc +ayant un fil d'interruption le relie au gestionnaire d'interruption. +Lorsqu'une interruption est émise par un bloc, notre module la détecte et +transmet le signal IRQ sur le bus ISA. Dès que l'ordinateur est prêt à traiter +l'interruption, il demande à accéder au gestionnaire. -\subsection{Simulation} +Pour cela, il va lire successivement trois registres. Chaque registre est +représenté par une addresse différente. Chacun de ces registres contient un +masque. Les bits de ce masque signalent si un bloc a généré une interruption +ou non. En retour à chaque demande du PC, le gestionnaire placera sur le bus de +données le masque correspondant. -% mettre aussi peut-être les tests unitaires de chaque bloc ? -- cgit v1.2.3