From f06dcad14cfce6f6ed9d2a985a7bfe67f4427f5f Mon Sep 17 00:00:00 2001 From: prot Date: Thu, 22 Apr 2004 07:09:43 +0000 Subject: Ajout remerciements Ajout listings port série --- 2004/n/fpga/doc/dcd/portserie/portserie.tex | 33 +++++++++++++++++++++++++---- 1 file changed, 29 insertions(+), 4 deletions(-) (limited to '2004/n/fpga/doc/dcd/portserie/portserie.tex') diff --git a/2004/n/fpga/doc/dcd/portserie/portserie.tex b/2004/n/fpga/doc/dcd/portserie/portserie.tex index 453219f..41ebe9a 100644 --- a/2004/n/fpga/doc/dcd/portserie/portserie.tex +++ b/2004/n/fpga/doc/dcd/portserie/portserie.tex @@ -53,8 +53,10 @@ Il est param baudrates disponibles. Pour avoir la bonne fréquence en sortie, on doit avoir en entrée une fréquence -multiple de 16 fois 115200 (le baudrate maxi). Les quartz qui sont utilisables -sont : 14.7456MHz, 29.4912MHz (14.7456*2), et 44.2368MHz (14.7456*3), +multiple de 16 fois 115200 (le baudrate maxi), soit 1,8432MHz. +Le quartz utilisé pour la référence de vitesse est un 24MHz. On le divise par +13, pour obtenir 1,8462MHz, ce qui fait une erreur de 0.16\%, parfaitement +acceptable sur une liaison série RS232. \paragraph{Registre config} @@ -274,7 +276,7 @@ Structure : \hline bit & 7 & 6 & 5 & 4 & 3 & 2 & 1 & 0 \\ \hline -nom & x & x & x & x & DR & FFull & FL1 & FL0 \\ +nom & x & x & x & ORErr & DR & FFull & FL1 & FL0 \\ \hline \end{tabular} @@ -301,6 +303,9 @@ bit d \item [DR] : DataReady. Indique que la fifo n'est plus vide, et donc qu'une donnée est arrivée dans le récepteur. Chaque front montant de ce bit déclenche l'interruption DRInt +\item [ORErr] : indique qu'il y a eu un overrun sur la réception, c'est à dire +que le bit de stop n'a pas été reçu correctement. + \end{description} \paragraph{Config} @@ -311,7 +316,7 @@ Structure \hline bit & 7 & 6 & 5 & 4 & 3 & 2 & 1 & 0 \\ \hline -nom & x & x & x & On/Off & DRIE & FFIE & BdR1 & BdR0 +nom & x & x & OErrIE & On/Off & DRIE & FFIE & BdR1 & BdR0 \\ \hline \end{tabular} @@ -337,6 +342,7 @@ transmission. \\ (actif à 1) \item [DRIE] : DataReady-Int-Enable. Active ou non l'interruption DataReady (actif à 1) +\item [OErrIF] : Error-Int-Enable. Active ou non l'interruption OverRun \item [On/Off] : active ou non la réception de données \end{description} @@ -398,3 +404,22 @@ end rxserie; \end{description} +\subsection{Tests} +\subsection{Principe du bench} +Le testbench qui a été utilisé incorpore un émetteur et un récepteur, et les +fait fonctionner ensemble en les bouclant l'un sur l'autre. Ainsi, on peut +vérifier le bon fonctionnement de l'émission/réception. + +On voit les signaux de contrôle de l'émetteur, ainsi que ceux du récepteur. + +\subsubsection{Waveforms} + + + +\subsection{Conclusion} + +Ce port série est polyvalent, grâce à ses quatre baudrates sélectionables. Il +est aussi performant grâce à sa FIFO, et très paramétrable grâce aux +interruptions variées et masquables individuellement. + + -- cgit v1.2.3