From 452aa737efa1dad824a78d13ab73c7733b135f34 Mon Sep 17 00:00:00 2001
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Date: Sun, 25 Apr 2004 02:04:57 +0000
Subject: .

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 2004/n/fpga/doc/dcd/portserie/portserie.tex | 113 ++++++++++++++++++++++++++++
 1 file changed, 113 insertions(+)

(limited to '2004/n/fpga/doc/dcd/portserie/portserie.tex')

diff --git a/2004/n/fpga/doc/dcd/portserie/portserie.tex b/2004/n/fpga/doc/dcd/portserie/portserie.tex
index 5fd1610..041ea7d 100644
--- a/2004/n/fpga/doc/dcd/portserie/portserie.tex
+++ b/2004/n/fpga/doc/dcd/portserie/portserie.tex
@@ -440,7 +440,120 @@ donc pris sur une plus grande p
 \label{testportserie}
 \end{figure}
 
+\subsubsection{Synthèse}
 
+Voici le rapport de synthèse.
+
+On voit que le décodeur + le TX + le RX prennent à peu près 25\% des
+ressources, ce qui fait 8\% pour le port série.
+
+La fréquence maximum de fonctionnement est de 56MHz.
+
+\begin{verbatim}
+
+Release 6.1.03i - xst G.26
+Copyright (c) 1995-2003 Xilinx, Inc.  All rights reserved.
+--> Reading design: fpga.prj
+
+TABLE OF CONTENTS
+  1) Synthesis Options Summary
+  2) HDL Compilation
+  3) HDL Analysis
+  4) HDL Synthesis
+     4.1) HDL Synthesis Report
+  5) Advanced HDL Synthesis
+  6) Low Level Synthesis
+  7) Final Report
+     7.1) Device utilization summary
+     7.2) TIMING REPORT
+
+
+
+
+=========================================================================
+*                            Final Report                               *
+=========================================================================
+Final Results
+
+Design Statistics
+# IOs                              : 45
+
+Macro Statistics :
+# Registers                        : 53
+#      1-bit register              : 48
+#      3-bit register              : 3
+#      8-bit register              : 2
+# Multiplexers                     : 14
+#      2-to-1 multiplexer          : 14
+# Tristates                        : 5
+#      8-bit tristate buffer       : 5
+# Adders/Subtractors               : 1
+#      4-bit adder                 : 1
+
+Cell Usage :
+# BELS                             : 1111
+#      GND                         : 4
+#      LUT1                        : 38
+#      LUT2                        : 44
+#      LUT3                        : 43
+#      LUT4                        : 891
+#      MUXCY                       : 47
+#      VCC                         : 3
+#      XORCY                       : 41
+# FlipFlops/Latches                : 179
+#      FD                          : 2
+#      FDC                         : 25
+#      FDC_1                       : 4
+#      FDCE                        : 18
+#      FDCP                        : 20
+#      FDCPE                       : 27
+#      FDE_1                       : 14
+#      FDP                         : 20
+#      FDPE                        : 1
+#      FDR                         : 1
+#      FDRE                        : 27
+#      FDS                         : 1
+#      FDSE                        : 18
+#      LD_1                        : 1
+# Shifters                         : 16
+#      SRL16E                      : 16
+# Tri-States                       : 40
+#      BUFT                        : 40
+# Clock Buffers                    : 3
+#      BUFGP                       : 3
+# IO Buffers                       : 33
+#      IBUF                        : 20
+#      IOBUF                       : 8
+#      OBUF                        : 5
+=========================================================================
+
+Device utilization summary:
+---------------------------
+
+Selected Device : 2s200pq208-6 
+
+ Number of Slices:                     601  out of   2352    25%  
+ Number of Slice Flip Flops:           179  out of   4704     3%  
+ Number of 4 input LUTs:              1032  out of   4704    21%  
+ Number of bonded IOBs:                 33  out of    144    22%  
+ Number of TBUFs:                       40  out of   2352     1%  
+ Number of GCLKs:                        3  out of      4    75%  
+
+
+=========================================================================
+TIMING REPORT
+
+
+Timing Summary:
+---------------
+Speed Grade: -6
+
+   Minimum period: 17.604ns (Maximum Frequency: 56.805MHz)
+   Minimum input arrival time before clock: 19.485ns
+   Maximum output required time after clock: 12.296ns
+   Maximum combinational path delay: 24.555ns
+
+\end{verbatim}
 
 \subsection{Conclusion}
 
-- 
cgit v1.2.3

