From 1d7e765944c338de064c997695ed50a117c2002d Mon Sep 17 00:00:00 2001 From: prot Date: Fri, 19 Mar 2004 15:01:11 +0000 Subject: concaténation de tous les rapports --- 2004/n/fpga/doc/dcd/portserie/portserie.tex | 60 ++++++++++++++--------------- 1 file changed, 30 insertions(+), 30 deletions(-) (limited to '2004/n/fpga/doc/dcd/portserie/portserie.tex') diff --git a/2004/n/fpga/doc/dcd/portserie/portserie.tex b/2004/n/fpga/doc/dcd/portserie/portserie.tex index 944ed60..8593864 100644 --- a/2004/n/fpga/doc/dcd/portserie/portserie.tex +++ b/2004/n/fpga/doc/dcd/portserie/portserie.tex @@ -1,5 +1,5 @@ -\section{Le TXserie} -\subsection{Cahier des charges} +\subsection{Le TXserie} +\subsubsection{Cahier des charges} Le cahier des charges du transmetteur série est le suivant : \begin{itemize} @@ -10,20 +10,20 @@ Le cahier des charges du transmetteur s \end{itemize} -\subsection{Schéma-bloc} +\subsubsection{Schéma-bloc} \begin{figure}[htbp] \caption{Schéma-bloc du TXserie} -\includegraphics[width=\textwidth]{images/txserie.pdf} +\includegraphics[width=\textwidth]{./portserie/images/txserie.pdf} \label{schematxserie} \end{figure} Le schéma modulaire est visible sur la figure \ref{schematxserie} page \pageref{schematxserie}. -\subsection{Descritpion des modules} +\subsubsection{Descritpion des modules} \label{descriptmodules} -\subsubsection{La fifo} +\paragraph{La fifo} C'est une fifo générée avec coregen. Elle contient des mots de 8 bits en mémoire distribuée (car les BRAMs du FPGA seront utilisés à d'autres fins). @@ -36,14 +36,14 @@ qu'on bus. -\subsubsection{Le TXcever} +\paragraph{Le TXcever} C'est un transmetteur série qui reçoit en entrée les données provenant de la fifo. Dès qu'il est vide, il agit sur le signal ckout de la fifo, ce qui dépile un élément, et le charge dans le transmetteur, qui peut alors le transmettre. -\subsubsection{Le générateur de clock} +\paragraph{Le générateur de clock} C'est un prédiviseur de la fréquence d'horloge du fpga. Il a pour but de fournir l'horloge de référence pour le transmetteur (égale à 16 fois le @@ -56,35 +56,35 @@ Pour avoir la bonne fr multiple de 16 fois 115200 (le baudrate maxi). Les quartz qui sont utilisables sont : 14.7456MHz, 29.4912MHz (14.7456*2), et 44.2368MHz (14.7456*3), -\subsubsection{Registre config} +\paragraph{Registre config} C'est un registre de 8 bits branché sur le bus, en lecture/écriture, dans lequel le PC vient déposer les bits de configuration du port série. La sortie du registre controle le générateur de clock (pour fixer le baudrate), et le gestionaire d'IRQ. -\subsubsection{Registre flag} +\paragraph{Registre flag} C'est un registre de 8 bits branché sur le bus en lecture seule dans lequel le PC vient lire l'état des flags de la fifo. Son entrée est branchée sur les sorties flag de la fifo. -\subsubsection{IRQ} +\paragraph{IRQ} Le gestionaire d'IRQ est tout simplement un activateur d'interruptions. Il déclenche des IRQ sur front montant, et ceci à condition que le signal IntEn soit activé. -\subsection{Fonctionalités et utilisation} +\subsubsection{Fonctionalités et utilisation} Ce port série utilise 3 registres : TxData, Flag, et Config -\subsubsection{Txdata} +\paragraph{Txdata} Ce registre 8 bits sert à recevoir les données à envoyer. On les écrit séquentiellement, et chaque écriture dans ce registre empile la donnée en haut de la fifo. -\subsubsection{Flag} +\paragraph{Flag} C'est le registre d'état. il donne essentiellement des informations sur l'état de remplissage de la pile de transmision. @@ -119,7 +119,7 @@ interruption transmission est donc terminée. \end{description} -\subsubsection{Config} +\paragraph{Config} Ce registre sert de configuration pour la transmission. Structure : @@ -154,7 +154,7 @@ transmission. \\ \item [On/Off] : active ou non la transmission \end{description} -\subsection{Procédure d'utilisation} +\subsubsection{Procédure d'utilisation} Pour utiliser ce port série, on doit pouvoir effectuer les actions suivantes : \begin{itemize} @@ -174,7 +174,7 @@ ne s'effectue que sur front montant de ce bit. \end{itemize} -\subsection{Interfaçage vhdl} +\subsubsection{Interfaçage vhdl} Voici le code vhdl de l'entité txserie : \begin{verbatim} @@ -217,8 +217,8 @@ Voici une description de ces signaux : % Deuxième partie : le RXserie -\section{Le RXserie} -\subsection{Cahier des charges} +\subsection{Le RXserie} +\subsubsection{Cahier des charges} Le cahier des charges du récepteur série est le suivant : \begin{itemize} @@ -230,38 +230,38 @@ Le cahier des charges du r \end{itemize} -\subsection{Schéma-bloc} +\subsubsection{Schéma-bloc} Le schéma modulaire est visible sur la figure \ref{schemarxserie} page \pageref{schemarxserie}. \begin{figure}[htbp] \caption{Schéma-bloc du RXserie} -\includegraphics[width=\textwidth]{images/rxserie.pdf} +\includegraphics[width=\textwidth]{./portserie/images/rxserie.pdf} \label{schemarxserie} \end{figure} -\subsection{Descritpion des modules} -\subsubsection{Le RXcever} +\subsubsection{Descritpion des modules} +\paragraph{Le RXcever} C'est un récepteur série qui présente ses données à l'entrée de la fifo Dès qu'il a reçu un octet, il agit sur le signal fifockin de la fifo ce qui empile l'octet reçu. -\subsubsection{Autres modules} +\paragraph{Autres modules} Les autres modules utilisés sont les mêmes que pour le transmetteur. Voir chapitre \ref{descriptmodules}. -\subsection{Fonctionalités et utilisation} +\subsubsection{Fonctionalités et utilisation} Ce port série utilise 3 adresses mémoire : -\subsubsection{Rxdata} +\paragraph{Rxdata} Ce registre 8 bits permet de récupérer les données reçues. On les lit séquentiellement, et chaque lecture dans ce registre dépile la donnée en bas de la fifo. -\subsubsection{Flag} +\paragraph{Flag} C'est le registre d'état. Il donne essentiellement des informations sur l'état de remplissage de la pile de réception. @@ -297,7 +297,7 @@ donn l'interruption DRInt \end{description} -\subsubsection{Config} +\paragraph{Config} Ce registre sert de configuration pour la transmission. Structure @@ -332,7 +332,7 @@ DataReady (actif \item [On/Off] : active ou non la réception de données \end{description} -\subsection{Procédure d'utilisation} +\subsubsection{Procédure d'utilisation} Pour utiliser ce port série, on doit pouvoir effectuer les actions suivantes : \begin{itemize} \item Mettre le bit On/Off à 1 pour activer la réception des données. @@ -352,7 +352,7 @@ de la fifo pour la vider. -\subsection{Interfaçage vhdl} +\subsubsection{Interfaçage vhdl} Voici le code vhdl de l'entité rxserie : \begin{verbatim} -- cgit v1.2.3