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-rw-r--r--2004/n/fpga/doc/dcd/carte/carte.tex75
-rw-r--r--2004/n/fpga/doc/dcd/carte/small_carte.pngbin0 -> 107392 bytes
2 files changed, 74 insertions, 1 deletions
diff --git a/2004/n/fpga/doc/dcd/carte/carte.tex b/2004/n/fpga/doc/dcd/carte/carte.tex
index de4cc94..ab48e84 100644
--- a/2004/n/fpga/doc/dcd/carte/carte.tex
+++ b/2004/n/fpga/doc/dcd/carte/carte.tex
@@ -4,7 +4,7 @@
L'objectif d'un tel projet est de pouvoir le tester dans les vrais
conditions d'utilisation. Pour ce faire, aucune carte d'évaluation n'est
vraiment pratique : trop grosse, doté de fonctionnalité inexploitable,
-grands nombres IOBs dédiés à des fonctions spécifique.
+grands nombres IOBs dédiés à des fonctions spécifiques.
Bref à toute application sa carte applicative. La notre aura pour
restriction :
@@ -24,6 +24,10 @@ concentré sur un "support de silicium". Nous allons gagner en place, en
fiabilité (moins de fils entre les divers carte) et nous aurons valorisé
les connaissances apprises durant sept année à l'EFREI.
+\begin{center}
+\includegraphics{./carte/small_carte.png}
+\end{center}
+
\subsection{Ressources du PC104 déjà utilisé}
Les ressources sités ont été obtenu à partir d'un noyau linux. Et sont
caractéristique de la carte Eurotech, model : *Mettre ici une précision*
@@ -295,3 +299,72 @@ JP12-11 (i2c data)& P30 & JP12-29 (uv6) & P24 \\ \hline
JP12-16 (vsyn)& P15 & JP12-30 (uv7) & P27 \\ \hline
\end{tabular}
\end{tabular}
+
+\subsection{Configuration de la carte}
+
+La carte nécessite 3 jumpers, sur JP1, JP2 et JP9.
+
+JP9 sert à configurer le FPGA.(Voir figure \ref{JP9}). Le \emph{Master
+Serial mode} correspond au mode dans lequel le FPGA télécharge sa
+configuration depuis la PROM à laquel il est connecté. Le mode
+\emph{JTAG} pour \emph{Join Test Action Group} ou encore
+\emph{Boundary-Scan Mode} (peut aussi être appelé IEEE std 1149.1).
+
+\begin{quote}
+\underline{JTAG} est un standard développé pour fournir un moyen de test
+pour les cartes électroniques. Maintenant beaucoup de vendeur de composant
+utilise cette norme pour configurer les composants.
+\end{quote}
+\begin{quote}
+\underline{Boundary Scan} est une méthode de test pour identifier
+d'éventuel problème sur le développement de carte électronique. Elle
+permet aux développeurs de rapidement identifier un problème de connection.
+Le \emph{Boundary Scan} ne peut s'éffectuer que sur des périphériques
+dotés d'un port \emph{JTAG}.
+\end{quote}
+
+\begin{figure}
+\begin{center}
+\caption{Configuration de JP9}
+\begin{tabular}{|c|c|}
+\hline
+1-2 & Master Serial mode \\ \hline
+2-3 & JTAG \\ \hline
+\end{tabular}
+\end{center}
+\label{JP9}
+\end{figure}
+
+JP1 et JP2 permettent de configurer respectivement \emph{int\_2} et
+\emph{int\_1}. (Voir tableaux \ref{JP1JP2}). On pourra ainsi choisir les
+ressources de l'ordinateur que l'on utilisera.
+\begin{quote}
+\textbf{Attention}, selon le PC104 utilisé certaines de ses ressources sont
+peut-être déjà utilisées. C'est pour cela que les ressources utilisées par
+le PC104 Eurotech ont été utilisé pour construire la carte: Au moins on
+est sûr que cette carte marchera avec ce PC104.
+\end{quote}
+
+\begin{figure}
+\begin{center}
+\caption{configuration de JP1 et JP2}
+\begin{tabular}{ c c }
+\begin{tabular}{|c|c|}
+\multicolumn{2}{c}{JP1} \\ \hline
+1-2 & Active IRQ3 \\ \hline
+3-4 & Active IRQ4 \\ \hline
+1-3 & Désactivé \\ \hline
+\end{tabular}
+
+&
+
+\begin{tabular}{|c|c|}
+\multicolumn{2}{c}{JP2} \\ \hline
+1-2 & Active IRQ9 \\ \hline
+3-4 & Active IRQ5 \\ \hline
+1-3 & Désactive \\ \hline
+\end{tabular}
+\end{tabular}
+\end{center}
+\label{JP1JP2}
+\end{figure}
diff --git a/2004/n/fpga/doc/dcd/carte/small_carte.png b/2004/n/fpga/doc/dcd/carte/small_carte.png
new file mode 100644
index 0000000..f1b9c85
--- /dev/null
+++ b/2004/n/fpga/doc/dcd/carte/small_carte.png
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