summaryrefslogtreecommitdiff
path: root/2004
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authorgalmes2004-04-05 07:09:14 +0000
committergalmes2004-04-05 07:09:14 +0000
commit3911b89554951ad8d5017856d537075cb3b36734 (patch)
tree0907cfeedf0406786b2931b0fafb09667c05adf1 /2004
parent967cc51d8b376f4f08e25a5ee4f68f9420405ce5 (diff)
Global : correction d'erreurs.
ovcam : Des images ont été modifiées, mais je ne comprend pas pourquoi...
Diffstat (limited to '2004')
-rw-r--r--2004/n/fpga/doc/dcd/gpio/gpio.tex12
-rw-r--r--2004/n/fpga/doc/dcd/gpio/images/entity.fig75
-rw-r--r--2004/n/fpga/doc/dcd/rapport.tex4
3 files changed, 48 insertions, 43 deletions
diff --git a/2004/n/fpga/doc/dcd/gpio/gpio.tex b/2004/n/fpga/doc/dcd/gpio/gpio.tex
index 8f8ede8..1c1d750 100644
--- a/2004/n/fpga/doc/dcd/gpio/gpio.tex
+++ b/2004/n/fpga/doc/dcd/gpio/gpio.tex
@@ -1,14 +1,12 @@
\subsection{Cahier des charges}
-% LE co
-
Voici les contraintes du bloc d'entrées / sorties :
\begin{itemize}
\item{Bloc de 8 entrées / sorties}
\item{Chaque fil est configurable soit en entrée, soit en sortie}
-\item{Chaque fil est configurable pour générer ou non, une interruption lors
-d'un changement d'état}
+\item{Chaque fil est configurable pour générer une interruption sur front
+montant et / ou front descendant}
\item{Un signal de RAZ}
\end{itemize}
@@ -26,11 +24,11 @@ En effet, l'année dernière, nous utilisions un bus parallèle pour lequel nous
avons développé un certain nombre de cartes. A partir de blocs d'entrées /
sorties, on peut donc réutiliser les modules précédements développés.
-On pourra voir la figure \ref{entity_gpio} page
-\pageref{entity_gpio} pour avoir une vue globale du module.
+On pourra voir la figure \ref{entity_gpio} page \pageref{entity_gpio} pour
+avoir une vue globale du module.
\begin{figure}[htbp]
-\caption{Entity du bloc de gestion des interruptions}
+\caption{Entity du bloc d'entrées / sorties}
\begin{center}
\scalebox{0.6}{
\includegraphics {./gpio/images/entity.pdf}
diff --git a/2004/n/fpga/doc/dcd/gpio/images/entity.fig b/2004/n/fpga/doc/dcd/gpio/images/entity.fig
index 1e5b2c3..6b58474 100644
--- a/2004/n/fpga/doc/dcd/gpio/images/entity.fig
+++ b/2004/n/fpga/doc/dcd/gpio/images/entity.fig
@@ -145,12 +145,6 @@ Single
0 167 #f7f3f7
0 168 #cdcdcd
0 169 #6c6c6c
-6 3825 3825 4275 4500
-2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2
- 2 1 1.00 60.00 120.00
- 4050 3825 4050 4275
-4 1 0 50 -1 0 12 0.0000 4 135 270 4050 4500 Rst\001
--6
6 450 675 900 1575
6 450 1125 900 1575
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
@@ -178,50 +172,63 @@ Single
2475 1125 2475 1575
-6
6 2925 450 3825 1575
-6 2925 450 3825 1125
-4 1 0 50 -1 0 12 0.0000 4 180 330 3375 630 Reg\001
-4 1 0 50 -1 0 12 0.0000 4 180 645 3375 885 it_mask\001
--6
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
2 1 1.00 60.00 120.00
3375 1125 3375 1575
+4 1 0 50 -1 0 12 0.0000 4 180 330 3375 630 Reg\001
+4 1 0 50 -1 0 12 0.0000 4 165 675 3375 885 it_down\001
+4 1 0 50 -1 0 12 0.0000 4 150 420 3375 1125 mask\001
+-6
+6 4725 450 5625 1575
+6 4725 450 5625 1125
+4 1 0 50 -1 0 12 0.0000 4 135 420 5175 675 Read\001
+4 1 0 50 -1 0 12 0.0000 4 180 570 5175 900 Output\001
-6
-6 3825 450 4725 1575
-6 3825 450 4725 1125
-4 1 0 50 -1 0 12 0.0000 4 135 420 4275 675 Read\001
-4 1 0 50 -1 0 12 0.0000 4 180 570 4275 900 Output\001
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
+ 2 1 1.00 60.00 120.00
+ 5175 1125 5175 1575
-6
+6 4050 450 4500 1575
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
2 1 1.00 60.00 120.00
4275 1125 4275 1575
+4 1 0 50 -1 0 12 0.0000 4 180 330 4275 630 Reg\001
+4 1 0 50 -1 0 12 0.0000 4 180 435 4275 885 it_up\001
+4 1 0 50 -1 0 12 0.0000 4 150 420 4275 1125 mask\001
-6
-6 450 3600 1350 4725
+6 1125 -225 5625 450
+3 2 0 1 0 7 50 -1 -1 0.000 0 0 0 4
+ 1125 450 2475 225 4275 225 5625 450
+ 0.000 -1.000 -1.000 0.000
+4 1 0 50 -1 0 12 0.0000 4 195 990 3375 0 Chip selects\001
+-6
+6 4500 3825 4950 4500
+2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 1 2
+ 2 1 1.00 60.00 120.00
+ 4725 3825 4725 4275
+4 1 0 50 -1 0 12 0.0000 4 135 270 4725 4500 Rst\001
+-6
+6 675 3600 1575 4725
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3
- 675 3825 900 3600 1125 3825
+ 900 3825 1125 3600 1350 3825
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
- 900 3825 900 4275
-4 1 0 50 -1 0 12 0.0000 4 165 795 900 4500 ISA clock\001
+ 1125 3825 1125 4275
+4 1 0 50 -1 0 12 0.0000 4 165 795 1125 4500 ISA clock\001
-6
-6 1800 3600 3150 4725
+6 2250 3600 3600 4725
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 3
- 2250 3825 2475 3600 2700 3825
+ 2700 3825 2925 3600 3150 3825
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 2
- 2475 3825 2475 4275
-4 1 0 50 -1 0 12 0.0000 4 165 1050 2475 4500 Master clock\001
+ 2925 3825 2925 4275
+4 1 0 50 -1 0 12 0.0000 4 165 1050 2925 4500 Master clock\001
-6
-6 4500 2475 6525 3150
+6 5400 2475 7425 3150
2 1 0 3 0 7 50 -1 -1 0.000 0 0 -1 1 1 2
2 1 2.00 75.00 120.00
2 1 2.00 75.00 120.00
- 4725 2700 5625 2700
-4 0 0 50 -1 0 12 0.0000 4 180 435 5850 2700 Input\001
-4 0 0 50 -1 0 12 0.0000 4 180 570 5850 2955 Output\001
--6
-6 1350 -225 4500 450
-3 2 0 1 0 7 50 -1 -1 0.000 0 0 0 4
- 1350 450 2250 225 3600 225 4500 450
- 0.000 -1.000 -1.000 0.000
-4 1 0 50 -1 0 12 0.0000 4 195 990 2925 0 Chip selects\001
+ 5625 2700 6525 2700
+4 0 0 50 -1 0 12 0.0000 4 180 435 6750 2700 Input\001
+4 0 0 50 -1 0 12 0.0000 4 180 570 6750 2955 Output\001
-6
2 1 0 1 0 7 50 -1 -1 0.000 0 0 -1 1 0 2
2 1 1.00 60.00 120.00
@@ -231,7 +238,7 @@ Single
2 1 2.00 75.00 120.00
-675 2250 225 2250
2 2 0 1 0 7 50 -1 -1 0.000 0 0 -1 0 0 5
- 225 1575 4725 1575 4725 3825 225 3825 225 1575
+ 225 1575 5625 1575 5625 3825 225 3825 225 1575
4 2 0 50 -1 0 12 0.0000 4 180 705 -900 3150 Interrupt\001
4 2 0 50 -1 0 12 0.0000 4 150 705 -900 2250 Data bus\001
-4 1 0 50 -1 0 14 0.0000 4 225 2775 2475 2700 General purpose input-output\001
+4 1 0 50 -1 0 14 0.0000 4 240 2775 2925 2700 General purpose input-output\001
diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex
index 51bcd32..07ccccb 100644
--- a/2004/n/fpga/doc/dcd/rapport.tex
+++ b/2004/n/fpga/doc/dcd/rapport.tex
@@ -85,7 +85,7 @@ Cf schéma de l'architecture globale, figure \ref{archiglobale} page
\input{./interrupt/interrupt.tex}
\pagebreak
-\section{Le bloc d'entrées sorties}
+\section{Le bloc d'entrées / sorties}
\input{./gpio/gpio.tex}
\pagebreak
@@ -97,7 +97,7 @@ Cf schéma de l'architecture globale, figure \ref{archiglobale} page
%\input{./servo/servo.tex}
\pagebreak
-\section{Les sorties PWM}
+\section{Le bloc PWM}
\input{./pwm/pwm.tex}
\pagebreak