summaryrefslogtreecommitdiff
path: root/2004/n
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authorprot2004-04-25 01:57:30 +0000
committerprot2004-04-25 01:57:30 +0000
commitce69add866824d47969feeab1ed053c290ab6198 (patch)
tree4e73400562c3f3e5a7eb361e8f063e25a0661509 /2004/n
parent4c8b95f173a14ba687bc8dda07bc4e810e84f220 (diff)
.
Diffstat (limited to '2004/n')
-rw-r--r--2004/n/fpga/doc/dcd/portserie/portserie.tex20
-rw-r--r--2004/n/fpga/doc/dcd/rapport.tex71
2 files changed, 89 insertions, 2 deletions
diff --git a/2004/n/fpga/doc/dcd/portserie/portserie.tex b/2004/n/fpga/doc/dcd/portserie/portserie.tex
index 77e5e9a..5fd1610 100644
--- a/2004/n/fpga/doc/dcd/portserie/portserie.tex
+++ b/2004/n/fpga/doc/dcd/portserie/portserie.tex
@@ -416,14 +416,30 @@ On voit les signaux de contrôle de l'émetteur, ainsi que ceux du récepteur.
Le premier waveform concerne l'émetteur. Il montre la succession des signaux à
envoyer et des écritures de bus à affectuer pour envoyer une donnée par le
-transmetteur.
+transmetteur. (Cf "pilotage du port série" page \pageref{pilot})
Ici, tout d'abord, on écrit dans le registre de configuration (adresse 258)
pour paramétrer l'ensemble, puis on le lit, pour vérifier la donnée. Ensuite,
on écrit 3 octets à l'adresse 260 (entrée de la fifo).
+\begin{figure}[htbp]
+\begin{center}
+\includegraphics[height=\textheight]{./image/txrx1.png}
+\end{center}
+\label{pilot}
+\end{figure}
+
Le second waveform concerne le bouclage de l'émetteur sur le récepteur. Il est
-donc pris sur une plus grande période de temps.
+donc pris sur une plus grande période de temps. (Cf "Test du port série" page
+\pageref{testportserie})
+
+\begin{figure}[htbp]
+\begin{center}
+\includegraphics[height=\textheight]{./image/txrx2.png}
+\end{center}
+\label{testportserie}
+\end{figure}
+
\subsection{Conclusion}
diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex
index 23eb369..c475d08 100644
--- a/2004/n/fpga/doc/dcd/rapport.tex
+++ b/2004/n/fpga/doc/dcd/rapport.tex
@@ -234,6 +234,77 @@ On voit également très bien le moment où les CS commencent à être actifs (à part
\end{figure}
+\subsection{Synthese}
+
+Voici le rapport de synthèse. On voit que le décodeur de 256 sorties prend
+vraiment beaucoup de place ( 16 à 18\% du fpga), mais cela semble être le prix à payer.
+
+\begin{verbatim}
+
+Release 6.1.03i - xst G.26
+Copyright (c) 1995-2003 Xilinx, Inc. All rights reserved.
+--> Reading design: decodisa.prj
+
+TABLE OF CONTENTS
+ 1) Synthesis Options Summary
+ 2) HDL Compilation
+ 3) HDL Analysis
+ 4) HDL Synthesis
+ 4.1) HDL Synthesis Report
+ 5) Advanced HDL Synthesis
+ 6) Low Level Synthesis
+ 7) Final Report
+ 7.1) Device utilization summary
+ 7.2) TIMING REPORT
+
+
+
+=========================================================================
+* Final Report *
+=========================================================================
+Final Results
+RTL Top Level Output File Name : decodisa.ngr
+Top Level Output File Name : decodisa
+Output Format : NGC
+Optimization Goal : Speed
+Keep Hierarchy : NO
+
+Design Statistics
+# IOs : 285
+
+Cell Usage :
+# BELS : 774
+# GND : 1
+# LUT3 : 3
+# LUT4 : 770
+# IO Buffers : 277
+# IBUF : 19
+# OBUF : 258
+=========================================================================
+
+Device utilization summary:
+---------------------------
+
+Selected Device : 2s200fg456-6
+
+ Number of Slices: 445 out of 2352 18%
+ Number of 4 input LUTs: 773 out of 4704 16%
+ Number of bonded IOBs: 277 out of 288 96%
+
+
+=========================================================================
+TIMING REPORT
+
+Timing Summary:
+---------------
+Speed Grade: -6
+
+ Minimum period: No path found
+ Minimum input arrival time before clock: No path found
+ Maximum output required time after clock: No path found
+ Maximum combinational path delay: 19.457ns
+\end{verbatim}
+
\section{La gestion des interruptions}
\input{./interrupt/interrupt.tex}