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path: root/2004/n
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authorprot2004-04-24 18:17:46 +0000
committerprot2004-04-24 18:17:46 +0000
commit3ef78b23f7aa93ac9799d325ea164db4a731651e (patch)
tree5f66e49e5c53b8bc858762fa3dee8e4d4d924fee /2004/n
parentde007db397577524add437042c59cc2e224e616b (diff)
*** empty log message ***
Diffstat (limited to '2004/n')
-rw-r--r--2004/n/fpga/doc/dcd/decod.bmpbin353110 -> 0 bytes
-rw-r--r--2004/n/fpga/doc/dcd/rapport.tex42
2 files changed, 26 insertions, 16 deletions
diff --git a/2004/n/fpga/doc/dcd/decod.bmp b/2004/n/fpga/doc/dcd/decod.bmp
deleted file mode 100644
index ee0537b..0000000
--- a/2004/n/fpga/doc/dcd/decod.bmp
+++ /dev/null
Binary files differ
diff --git a/2004/n/fpga/doc/dcd/rapport.tex b/2004/n/fpga/doc/dcd/rapport.tex
index 386d5a2..23eb369 100644
--- a/2004/n/fpga/doc/dcd/rapport.tex
+++ b/2004/n/fpga/doc/dcd/rapport.tex
@@ -68,13 +68,14 @@ particulièrement :
\begin{itemize}
\item Monsieur Villedieu, pour ses schémas, ses conseis avisés, et surtout le
temps et la disponibilité qu'il a bien voulu nous consacrer aussi bien pour la
-conception hardware que pour le code vhdl de cette carte.
-\item Olivier Desbrosses pour son soutient logistique.
+conception hardware que pour le code vhdl de cette carte. Son soutient nous a
+été vital.
\item Messieurs Roger, Pelletier Joel et Rémy, pour leur aide sur le vhdl.
+\item Olivier Desbrosses pour son soutient logistique.
\item Nicolas Bouquet, et ses collègues pour la validation du PCB
\item Enfin, n'oublions pas Yvan Bourne de la société YBDesign (ingénierie
-électronique), qui nous a offert de nombreuseuses facilités lors de la
-réalisation du PCB.
+électronique : http://www.ybdesign.fr/), qui nous a offert de nombreuseuses
+facilités lors de la réalisation du PCB.
\end{itemize}
@@ -182,23 +183,23 @@ Adresse FPGA & Sous-adresse registre
\subsubsection{La conversion des signaux de contrôle}
-Les signaux de contrôle de bus sont AEN (Address ENable), IOR (IORead), et IOW
-(IOWrite). Nos registres, quand à eux, utilisent des signaux CS (Chip Select),
+Les signaux de contrôle de bus sont AEN (Address ENable), MEMR (MEMRead), et MEMW
+(MEMWrite). Nos registres, quand à eux, utilisent des signaux CS (Chip Select),
RW, et clk (la clock ne sert que pour écrire dans le registre). La conversion
de ces signaux est effectuée par le décodeur de bus.
Pour cela l'algorithme est très simple :
-RW <= not IOR
-clk <= (IOR or IOW) and not AEN
+RW <= not MEMR
+clk <= (MEMR or MEMW) and not AEN
CS prend la sortie du décodeur de la sous-adresse registre correspondant au registre voulu.
-%\begin{figure}[htbp]
-%\caption{Conversion des signaux de contrôle de bus}
-%\begin{center}
-%\includegraphics[width=1\textwidth,angle=90]{./convbus.pdf}
-%\end{center}
-%\label{convbus}
-%\end{figure}
+\begin{figure}[htbp]
+\caption{Conversion des signaux de contrôle de bus}
+\begin{center}
+\includegraphics[width=1\textwidth,angle=90]{images/timespec.pdf}
+\end{center}
+\label{convbus}
+\end{figure}
\subsection{Implémentation}
@@ -220,10 +221,19 @@ La conversion des signaux est faite par table de vérité.
Sur ce testbench, nous avons mis l'adresse du FPGA à 000100, ce qui signifie que l'espace adressable pour les registres s'étend de 0000100 à 0001FF. Dans le testbench, l'adresse balaye l'intervale 000000-000300. En même temps, les signaux de contrôle de bus varient aléatoirement.
-On remarque que la conversion des signaux IOR/IOW en RW/clk s'effectue comme voulu.
+On remarque que la conversion des signaux MEMR/MEMW en RW/clk s'effectue comme voulu.
On voit également très bien le moment où les CS commencent à être actifs (à partir de l'adresse 000100), ainsi que le moment où ils sont inhibés par la remonté du signal AEN.
+\begin{figure}[htbp]
+\caption{Conversion des signaux de contrôle de bus}
+\begin{center}
+\includegraphics[width=1\textwidth,angle=90]{images/decod.png}
+\end{center}
+\label{benchdecod}
+\end{figure}
+
+
\section{La gestion des interruptions}
\input{./interrupt/interrupt.tex}